理論グループのミーティングの報告
日時: 98/10/27
場所: 齋藤理一郎助教授教官室 西5-517
山岡は行列の積を行なう VHDL ソース、また不完全ではあるが実際の動作による検証結果、沼さんはUPボードにおいてのVGA機能を扱う VHDL ソースについて説明した。
山岡
<行列の積>multi13.vhd
(component:multadd2.vhd,
memctrl2.vhd)
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(ソース説明)
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前回までのソースでは実際の動作がうまくいかないため、ソースを大幅に改良した。
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1 つの "process" 内では、立ち上がりエッジや立ち下がりエッジの記述は 1 つまでにする。
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大きな "process" は遅延などを考慮して複数の "process" に分割する。
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信号のリセットを行なえるようにする。
以上のことを考慮して記述し直した。
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(動作検証)multi13.cpp,検証結果
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大きな行列になると抜けた要素が現れるので、これを改善する必要がある。
以上 山岡 98/10/27/16:55
沼
<VGAの出力>vga5.vhd
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(ソース説明)
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今回のソースでは、前回のvga4.vhdから、各プロセスの最初のところに動作に関するコメントを記述し、この複雑なソースの説明を加えた。また、リセットの原因と思われる状態"HORIZ_READY"の部分を削除し、VGA出力を行なった。
モニターヘのVGA出力の結果、水平方向には正常に映ったが、垂直方向では真ん中には出力されているが、 外側には出力されなかった。
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(齋藤先生のコメント)
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VGA出力の水平方向において、赤、青、白のように、左端と右端に違う色を出力してみて、水平方向の出力がちゃんとなされているか調べる。
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水平同期サイクルが垂直同期サイクルと同期していないので、水平同期サイクルが垂直同期サイクルの中で開始できるように改良する。
以上 沼 98/10/28/13:10