理論グループのミーティングの報告

山岡

FPGA 間 のインターフェース 56 bit を有効にかつ今までの計算手法を維持するために、以下のような 使用割り当てが最適と考えた。

FLEX 1st と FLEX 2nd のインターフェース : 56 bit

用途 bit 方向 データバス 32 双方向 アドレスバス 17 FLEX 1st → FLEX 2nd コントロールバス 5 FLEX 1st → FLEX 2nd データバスの方向制御 1 FLEX 1st → FLEX 2nd 計算終了信号 1 FLEX 2nd → FLEX 1st

以上 山岡 98/12/01/12:10

沼

＜DRAMの読み書きの検証＞ソースはこちらDRAM2.vhd

(ソース説明)

このDRAM検証プログラムは以前山岡君が作ったmem15.vhdに改良を加えたもの。
まず、操作を実行する部分において、読み込みサイクルおよび書き込みサイクルが終ったとき、次はリフレッシュサイクルに来るようになっている。そして、次に読み込みまたは書き込みサイクルがくるまでそのリフレッシュサイクルは行なわれる。
それから、PCからアドレスのデータを入力するとき、16ビットのデータを8ビットずつに分割して行アドレス、列アドレスとしてDRAMのaddressに入力する。
また、リフレッシュサイクルは15.6us毎にリフレッシュされるようにリフレッシュカウンタ用意されている。また、リフレッシュサイクルでは行アドレスを指定してリフレッシュするため、リフレッシュ・アドレス・カウンタを設ける必要があるが、ここではそれをDRAM内部で行なうため、そのカウンタは必要ない。

(齋藤先生のコメント)

このプログラムが完全に動作できるように、最初のPCとFPGAの入出力のところから作り直すように言われた。
また、このDRAMの読み書きをUP1エデュケーションボードや新しく基板を作り、そこでできるようにしてはという提案があった。