理論グループのミーティングの報告

前回まで FPGA 2 つを 制御用 と 計算用 に分けて設計してきたが、計算用 の FPGA に全ての logic を入れることが出来なくなってしまったので、いままでの内積計算手法が出来るように 乗算器 と 加算器 を 1 つの FPGA に収め、その他の部分はもう 1 つの FPGA に収めることにした。これを以下に示す。

以上 山岡 98/12/08/12:10

沼

今回はFPGAによるDRAMの読み書きの続きだが、(ソースはこちら)うまく動作できなかったので、その操作しない原因を調べ、その対策を議論した。

(問題点と思われるところ)

DRAMコントローラのステートマシンに置いてそのステート数が多すぎる(全部で19個)。そのため、FPGAの動作がステートの処理に追いつかないと思われる。

(問題点の対策)

現在、書き込みサイクル、読み込みサイクル、リフレッシュサイクルが全て同じステート、同じプロセスにあるので条件分岐が複雑になっている。3つのサイクルをリフレッシュサイクルを親として、それぞれのプロセスに分けるようにする。また、リフレッシュサイクル内に読み書きのサイクルがはいるときは、リフレッシュサイクルが終るまで読み書きのサイクルは待ってもらう。

(齋藤先生のコメント)

ステートマシンはステートが何個まで動作できるかを検証するようにいわれた。そして、DRAMプログラムはリフレッシュサイクルを親としてFPGAを動作できるようにいわれた。