理論グループのミーティングの報告

沼

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(前回の対策の結果)

ステートマシンについてユニバーシティプログラムを使ってどのくらいまでステートを記述できるか調べた。その結果、100個ステートを記述しても動作に問題はなかった。結論としてステートには問題がないと言える。
また、リフレッシュサイクルを親とした記述に関してはステートの問題に関係なく、リフレッシュの安定性を確保するためにリフレッシュサイクル用のステートマシンを独立させた。その結果、一つのステートは13個まで抑えることができた。

(今回の問題点)

今回の記述では、上のような改良を加えた上で、PCとFPGA間でデータのやりとりができているか調べてみた。その結果、データのやりとりに使われているインタフェースカードのポートは正常に動作していたが、PCからのデータの取り込みができていなかった。おそらく、FPGAのレジスタ(D_AREG1)が動作していないことと思える。

case BL is
・
・
・
--< データの書き出し >--
when "00001000" =>

BEGIN_PORT_STATE <= WRITE_CYCLE;
BEGIN_REFRESH_STATE <= REF1;
START_PORT_CYCLE <= '1';
BH <= D_AREG1(3 downto 0) & "0100";

↑このレジスタの結果が帰ってこない。

BLはPCからの入力、BHはPCへの出力。

(問題点の対策)

レジスタが動作しないのはFPGAの論理合成がうまくいってないと言える。そのため、最初からプログラムを組み直すことにした。しかし、山岡君が作ったPCとの入出力部分はなるべく手をつけない。