理論グループのミーティングの報告

FLEX 2nd の方はほぼ完成したが FLEX 1st の方はまだうまくいっていないので、現在作成中である。

使用ロジックセル数としては以下のようになった。

モジュール名 ロジックセル数(最大 4992) 加算器 739 ( 14 % ) 乗算器 1883 ( 37 % ) 除算器 1462 ( 29 % ) 平方根計算器 697 ( 13 % ) メモリコントローラ 104 ( 2 % ) FLEX 2nd 3722 ( 74% )

以上 山岡 98/12/22/12:10

沼

ソースはこちら(DRAM5.vhd)。今回もDRAMの読み書きはできなかった。

(今回の問題点)

DRAMコントロールの記述に問題があるといえる。動作クロックが100nsで読み書きのサイクルが6クロックという遅い時間(600ns)で動作しているからと思われる。
RASの立ち下がりからCASの立ち下がりまでの時間t_RCDに動作クロックが追い付いていないと説明したが、実際にはt_RCDには動作限界がないことがわかった。100nsクロックでも動作できる。

(問題点の対策)

動作クロックを早くする(100ns(オシレータ10MHz)→50ns(20MHz)→30ns(33MHz))方法と、読み書きのサイクルのクロック数を減らす工夫をする方法の2つから考えることにした。

(ステートマシンのステートの数について)
ソースはこちらstate.vhd、state2.vhd

最初に作ったstate.vhdについてはステート100個でも動作した。そして、新たに作ったstate2.vhdではスイッチを動かしただけでリセットがかかり動作しない。
state.vhdでは順次処理文が1ないし2つなのに対して、state2.vhdでは順次処理文が全て3つ以上あることから、ステートが動作しない原因としてはステートの数ではなく処理文の数や処理の複雑さが影響しているものといえる。