RM> 簡単ではありますが第一回と第二回の RM> meeting の報告です。 970411-RM の レポートとして登録します。以下はその コメントで す。 松尾君報告どうもありがとうございます。私のコメントを加えてお きます。970414-RS => 970411-RM です。 RM> このようなスタイルでよろしいでしょうか? これでけっこうです。問題点や結果に番号をつけておくとよいです。 970411-RM-001 とかなんとかです。そうすると、問題を参照すると き便利です。 RM> あともう少しくわしい内容をWWWのコンテンツ RM> にまとめようと思っています. 報告は最小限で結構です。理由は、 1. 研究の進行に比べて時間がとられすぎないこと。 です。 RM> では、来週もまた御指導を宜しくお願いします。 高田様。よろしくお願いいたします。 RM> ================================================= RM> 4/8 第一回 meeting の報告 RM> まず、全体を見渡すことが先決ということで、大き RM> な流れを、 最初の３週間 計６回、ITL で meeting RM> をしながら勉強することになった。 RM> 齋藤先生がら まず内積を計算する回路を製作しては RM> との提案があった。 970408-RS-001: 第一回 meeting の感触。 PCI バスに接続する回路を作るのを、卒業研究の一つの目標にでき る、と感じました。PCI バスと回路の接続に関する技術提供を希望 します。 970408-RS-002: 教育的な基板の必要性 現在、VHDL の simulator 等 software の開発環境は容易に得られ るのに対し、これを hardware 上で実現する kit が存在しない。 画像技研で、以下の開発をすると多くの支持が得られるのではない か? 1. Programable で rewritable な gate LSI を載せた PCI バス 接続の基板。 2. 基本入出力 library と、VHDL を compile した結果を 1. に のせるsoftware. 3. 価格が 10 万円程度。 RM> 課題 :内積を計算するロジックの記述 まず VHDL の言語に慣れるのを目標とする。 RM> =================================================== RM> 4/11 第二回 meeting の報告 研究室では、松尾君の持ってきた、CD-ROM の 評価版で compile & simulate ができる環境にできた。 情報処理センターの VHDL simulator の leapfrog は、install 時 の環境設定に問題があり(まだ誰もつかっていなかった!)、再 install をすることを要請した。 970411-RS-001: leapfrog の問題点 (1) 研究系での leapfrog では、VHDL の compile した intermediate な file *.asc が、home directory 等の writable な directory にできないこと。その 設定方法がわからないこと。 (2) 教育系での leapfrog では、library の 設定のところで IEEE, STD 等の標準ライブラリの選択肢が現われないこと (vflib の設定がなされていないこと。 が問題である。 RM> まず、取り敢えず作った内積計算機のロジックを示した。 RM> Accolade Peak VHDL でシミュレートまでできたのだが、 RM> このソースを、ALTERA社 の VHDL にかけたところ、 RM> コンパイルエラーが発生してしまった。 RM> コンパイルエラーは、library ieee.numeric_std.all RM> がないということなので、代わりとして、 ieee.std_un RM> signed.all を用いたが、演算子 * の右辺は 2のベキ乗 RM> でないといけない旨のエラーが発生した。 software に関しての問題の場合、これを解決しようと努力するよ りは、解決された software を使うのが良い。 970411-RS-002: 新しい software の導入計画 松尾君の持って来た CDROM の software 会社 (米国) に e-mail で問い合わせたら、日本 ディラーから返事が来た。(-> 970411-RS-003) 価格を調べ導入を検討する。 RM> いろいろ試したが、整数の乗算が、ALTERA社 の VHDL で RM> 思うように書けなかった。VHDL の入口でマゴついている RM> 状態です。 入口に入るのは、良くある障壁です。 RM> とりあえず、問題点を議論することになった。 RM> 問題点として、 RM> １ operator * が うまく使えない これは ITL の VHDL compiler の問題です。高田さんにお願いする のが適当だと思います。 RM> ２ floating module のパッケージ leapfrog に関しては、業者に岡野さん(技官) を通じてきくことが できます。 RM> ３ complex の定義(over load) これは、もう少しあとで議論しましょう。 RM> RM> #VHDLの理解が十分でないことが ネックである。 皆さんの研究は十分良いスタートをしています。慌てず、急いでく ださい。 RM> ４ また、内積の計算機を作るにあたって、の問題点 RM> ベクトルデータの入力の高速化と計算の並列化に関して RM> 1 時間軸の高速化 20MHz 程度? パイプライン化? パイプラインにに関しての、技術提供は高田さんからなされるべき だと思います。 RM> 2 chip の数を多くして、入力と計算を分散させる。 この logic は私達で考案しましょう。幾つかの提案があります。 RM> 3 pin の数が neck になると考えられる。 これは物理的制限ですので、数字を記録に書いておいて下さい。 RM> ５ 大きなデータを扱うとき、全体をどのように制御するか? RM> RM> #やるべきことの全体像&細かい所がまだ見えない気がします。 行列の対角化に関しては、私に提案があります。これは 5 月以降 に提案します。 RM> RM> 課題: １ 今回作った内積計算機のロジックは、動作が並列的 RM> でないので、入力と計算(和の計算が主?)を並列的に RM> 記述された内積計算機のロジックを作る。 これは、ためしに作ってみて下さい。フォーク型の待ちの構造や、 請負作業における段取り、人足の手配の方法を一般論で議論する必 要があります。 RM> ２ 内積計算機の 役に立つ応用例を考える。 これは考えなくて結構です。世の中にはいっぱい応用例があります。 私がテーマとして提案します。 -------- 電気通信大学電子工学科 齋藤 理一郎 rsaito@tube.ee.uec.ac.jp